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AT26DF161A
Figure 13-4. HOLD Timing – Serial Output
CS
SCK
t HHH
t HLS
HOLD
SI
t HLQZ
t HLH
t HHQX
t HHS
SO
Figure 13-5. WP Timing for Write Status Register Command When SPRL = 1
CS
WP
SCK
t WPS
t WPH
SI
0
0
0
X
MSB
SO
MSB OF
WRITE STATUS REGISTER
OPCODE
HIGH-IMPEDANCE
LSB OF
WRITE STATUS REGISTER
DATA BYTE
MSB OF
NEXT OPCODE
35
3640D–DFLASH–8/09
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